ファルシツ、Monaka CPUの全キャッシュを別5nmダイに積層

富士通は Hot Chips 2026 で、AI データセンター向けに設計された次世代 ARM 基盤 CPU「Monaka」の詳細設計を発表した。リードアーキテクトの岡崎涼平氏によると、同チップは経済産業省の NEDO によるグリーン AI データセンタープログラムで支援を受け、日本製として AI 性能と電力効率を最適化することを目的としている。評価サンプルは現在提供中であり、量産は 2027 年を目標としている。 Monaka は 3 つのシリコンダイを積層する独自構造を採用している。TSMC N2P ノードで製造された 2nm のコアダイが、N5 ノードの SRAM ダイ上にフュージョンボンディングで直接積層され、その下に 5nm の IO ダイを配置する。この設計により、微細化が困難なアナログ回路や全 L3 キャッシュを 5nm ダイに集約。2nm ダイの面積占有率を 30% 未満に抑え、開発期間の短縮と製造コストの最適化を実現している。また、コア間のデータ転送経路は IO ダイを経由するが、コアと SRAM ダイの直接積層により低レイテンシ通信を維持する。 演算構造では、旧世代 A64FX での 512-bit SVE から 256-bit SVE2 にベクター幅を縮小し、コアサイズと一般ワークロードの効率を両立させた。1 コアあたり 256-bit のロードストアユニットと FP8/INT8 マトリクス演算器を搭載し、メインフレーム由来の ECC や命令リトライ機能といった高信頼性を継承している。メモリインターフェースは HBM から 12ch DDR5 8000MT/s に変更し、帯域幅約 500GB/s を確保。動作電圧を基準値より約 30% 低く抑える独自最適化により、350W エアクーリング型と 500W 液体冷却型の 2 システムを提供。推定性能は 500W 型で DGEMM 6,013 GFLOPS、INT8 96.2 TOPS を記録し、比較対象に対し AI 性能で最大 2 倍、TCO で 50% 以上の削減を実現すると試算している。 市場戦略としては、コア数競争よりもキャッシュ統合構造とメモリ帯域で差別化を図る。2027 年市場では AWS Graviton5 や Ampere Aurora など大コア数のサーバー CPU が主流となる中、中位層向けに位置付けつつ、SiPearl Rhea1 と同等の 256-bit SVE2 を搭載しハイパースケーラー向け 128-bit 幅を凌駕する。製造は TSMC が担うため国内製造推進の文脈とは隔たりがあるものの、2030 年頃の Flagship スーパーコンピュータ「FugakuNEXT」へ向けた 1.4nm クラスの後継プラットフォームとして機能する見通しだ。