小型化带来性能飞跃：纳米尺度铁电隧道结提升内存效率 日本科学东京大学（Science Tokyo）研究团队发现，缩小铁电隧道结（FTJ）的尺寸可显著增强其在下一代非易失性内存中的性能。该成果发表于2026年1月2日《Nanoscale》期刊，其封面图像展示了未来内存架构中纳米级铁电隧道结的构想图。在该结构中，上层Ti/TiOx电极与底层Pt电极之间，通过超薄铁电层（如钇掺杂铪氧化物HfO₂）的极化方向调控电子隧穿行为，实现“开”（ON）与“关”（OFF）两种电阻状态，从而完成数据存储。 随着人工智能、边缘计算和物联网的迅猛发展，对高速、高密度、低功耗内存的需求急剧上升。传统基于电荷存储的闪存技术正逼近物理极限，尺寸缩小后面临漏电和可靠性下降等问题。因此，研究者正转向新型存储机制，其中铁电隧道结因其低功耗、非易失性及快速切换特性备受关注。 本研究由材料与结构实验室（MSL）的前田裕太教授领衔，联合材料与化学技术学院的船本博史教授及伊泽清一副教授，系统探究了在硅基底上制造的纳米级FTJ器件在不同尺寸与温度下的电输运行为。团队采用电子束光刻技术，构建了“纳米十字型”FTJ阵列，核心结构为2–3纳米厚的钇掺杂HfO₂铁电层，兼具与先进半导体工艺兼容的优势。 实验发现，电子在“开”与“关”两种状态中均能直接穿过铁电层，即使在极低温下也保持稳定，这与以往依赖热激活传导的模型不同。更关键的是，随着结区面积减小，隧道电阻比（TER）显著提升。最小的25纳米结区器件实现了高达2200的TER比，比大尺寸器件高出一个数量级以上。 这一结果颠覆了“尺寸缩小必然导致性能下降”的传统认知，证明在铁电隧道结中，小型化不仅不会削弱性能，反而能大幅提升数据分辨能力，为实现超高密度、低功耗、三维集成的内存架构提供明确设计路径。 研究团队指出，该成果为未来AI芯片、可穿戴设备及物联网终端的高效存储技术奠定了实验基础，标志着铁电隧道结向实用化迈出关键一步。