韓国・POSTECHとKITECHの研究チームは、人工知能のメモリボトルネックを解決する新世代半導体積層技術を開発した。同技術は厚さ約14マイクロメートルの極薄チップを10層以上安定積層可能にし、既存の12層HBMと比較して約4倍の高い積層密度を達成した。研究はPOSTECHの金碩教授と同大学博士課程の金宇賢氏、KITECHの金浩雲博士が主導し、学術誌Results in Engineering（2026年刊）で発表された。 半導体の高性能化は縦型積層へ移行しているが、極薄化による湾曲や層間ズレは従来手法では解決が困難だった。本研究チームはチップ配置の転写印刷と、配置と同時に金属結合を形成する原位結合を統合した単一プロセスを構築した。この手法により180度以下の低温・20kPa以下の低圧条件で積層を実現し、アライメント誤差を極小化して構造変形を大幅に抑制した。積層構造には垂直信号路と水平配線が統合され、次世代AIアクセラレータの高密度実装に最適化されている。 本技術はメモリデバイスに限らずチップレット異種集積や次世代マイクロLEDディスプレイへの応用も期待される。金碩教授は既存HBMの4倍密度を実現し高性能AI半導体と次世代メモリシステムの基盤となると指摘。金浩雲博士はマイクロメートル精度のアライメント・結合技術は次世代製造工程へ広く適用されると述べた。本開発はAI処理能力の限界突破とデバイス小型化に寄与し、次世代エレクトロニクス産業の加速に貢献すると見られる。