インテルは、High-NA EUV技術の採用におけるリスクを低減するために、14Aプロセスノードの製造フローにLow-NA EUVを利用できるようにしている。2023年11月初旬に開催されたIntel Foundry Direct 2025カンファレンスで、Naga Chandrasekaran氏（インテルのシニア Vice President兼CTOOおよびインテルFoundryテクノロジ＆マニュファクチャリングのGM）は、同社のHigh-NA EUV戦略について解説した。 High-NA EUVは、14Aノードでのみ特定の層に使用される予定だが、開発が遅れたりコスト上の理由で採用を見送ったとしても、インテルはLow-NA EUVを使用することで同様の成果を得られるとしている。つまり、選択した製造フローに関わらず、デザインルールは共通であり、顧客は自社の設計を変更する必要がない。これによって、未証明の新技術への懸念を軽減できる。 さらに、インテルは既に3万個以上のウエハーをHigh-NA EUVを使って製造しており、Low-NA EUVベースのソリューションとの収率は同等であると主張している。通常、マルチパターニングは収率を低下させる可能性があるが、インテルの技術的進歩により、この方法でも同じような品質が確保できている。また、High-NA EUVを使用すると、約40の製造工程を省くことができ、コスト削減につながるとされている。 しかし、High-NA EUVの導入にはまだ多くの課題が存在する。例えば、レジストや光マスク、計算的リソグラフィーなどの補完技術の最適化が必要である。これらの技術は、High-NA EUVを製造環境に適応させるために不可欠であり、現段階では製造フローにおいて半分のレティクルしか処理できないという制限がある。 インテルは、過去の10nmノードでの失敗から教訓を得て、新技術への過度な賭けを避ける方向に舵を切っている。そのため、Low-NA EUVを使った代替フローを開発し、High-NA EUVの開発が順調であればそれを採用し、そうでなければSafe HarborとしてLow-NA EUVを使用する方針だ。同様に、18AノードではGAAトランジスタとバックパワーデリバリシステムの両方を開発し、いずれの技術も成功したため、フルバージョンの Nóードを実現できた。 一方、TSMCは、競合するA14ノードでHigh-NA EUVを採用しないことを公表しており、量産での導入時期も明示していない。インテルがHigh-NA EUVを早期に採用することで、競合他社に対し技術的に優位性を保つ狙いがある。 インテルは、新技術への挑戦とリスク分散をうまくバランスを取りつつ、製品の質とコスト効果を最大化しようとしている。これは、次々と進化する半導体製造技術の中で、安定した生産体制を維持することで、顧客の信頼を回復し、市場での地位を再び奪還するための重要な策である。 （業界関係者のコメント） 「High-NA EUVの導入は大きな飛躍ですが、同時にリスク管理工作も徹底することで、技術的優位性を保ちつつ、製品の信頼性と生産性を維持できます。インテルのこの二重アプローチは、半導体業界全体にとって有益な前例となるでしょう」と、アナリストは述べている。 インテルは、今後も次世代プロセス技術の開発に力を入れていく方針だ。