インテルの Arrow Lake アーキテクチャの Die 写真が公開、チップレット設計の詳細が明らかに インテルの Arrow Lake アーキテクチャの Die 写真が近日公開され、その複雑なチップレット（タイル）設計が目を見張る形で明らかとなりました。X のユーザ Andreas Schiling が掲載した写真では、デスクトップ向け Core Ultra 200S 系列 CPU の各タイルとその内部のコア配置が詳細に見ることができます。 最初の写真には、左上にコアタイル、下に IO メインタイル、右には SoC タイルと GPU タイルが配置されています。左下と右上の小さなエリアは、構造的な強固さを確保するために設置されたプレースホルダの Die です。コアタイルは TSMC の最先端製法 N3B ノードで作られ、総面積は 117.241 平方ミリメートルとなっています。IO メインタイルと SoC タイルは TSMC の古い N6 ノードで製造されており、それぞれ面積は 24.475 平方ミリメートルと 86.648 平方ミリメートルです。これら全てのタイルは、Intel の 22nm FinFET ノードで製造された基板タイルの上で組み立てられています。 次に、Arrow Lake の副タイルの各コンポーネントが紹介されています。IO メインタイルには Thunderbolt 4 コントローラー、ディスプレイ用 PHY、PCIe Express バッファ/PHY などが含まれています。SoC タイルにはディスプレイエンジン、メディアエンジン、PCIe PHY、バッファ、および DDR5 メモリコントローラーが組み込まれています。GPU タイルには 4 個の Xe GPU コアと Xe LPG （Arc Alchemist）レンダースライスが搭載されています。 最も注目すべきは、Arrow Lake の最新コア配置でしょうか。P-コアと E-コアの配置が以前の混合アーキテクチャとは異なる形を取っています。特に、E-コアは P-コアの間に配置され、熱スポットを減らすために設計されています。8 つの P-コアのうち 4 つが Die の端に配置され、残りの 4 つが中心に配置されています。4 つの E-コアクラスター（それぞれ 4 つのコア）は、端の P-コアと中央の P-コアの間にある形式で配置されています。 Cache 設計も明らかになっています。P-コアごとに 3MB の L3 キャッシュが割り当てられており、合計で 36MB があります。E-コアクラスターには 3MB の L2 キャッシュが割り当てられ、2 つのコア間で 1.5MB を共有しています。これら L2 キャッシュクラスターは、コアクラスタ間の接続とリングエージェントへの接続を管理するインターコネクトによってつながれています。また、E-コアクラスタは P-コアが共有する L3 キャッシュに接続されるようになり、E-コアにも実質的な L3 キャッシュが与えられることになりました。 一方、Arrow Lake は製品化の初期段階でいくつかの課題に直面しています。特に、異なるタイル間の接続に起因するレイテンシ問題が指摘されており、これに対するフィirmware 更新が進められています。現時点で Arrow Lake は、AMD の Ryzen 9000 シリーズ（例えば 9800X3D）や自社の前世代製品（14th Generation 14900K）よりもゲームパフォーマンスが落ちているのが現状です。 それでも、チップレットアプローチにより、将来のアーキテクチャ最適化の道が開かれています。各タイルは独立して開発され、異なる製法ノードで製造できるため、製品の生産性と開発効率を向上させ、コスト削減につながります。これは、将来的にインテルが競争力を維持するための重要な進化となるでしょう。