Forschende der Pohang University of Science and Technology (POSTECH) und des Korea Institute of Industrial Technology (KITECH) haben ein neuartiges Verfahren zur vertikalen Stapelung ultradünner Halbleiterchips entwickelt, das die Speicherdichte von High-Bandwidth-Memory-Modulen (HBM) etwa vervierfacht. Die Ergebnisse der Studie wurden 2026 im Fachjournal Results in Engineering publiziert. Künstliche Intelligenz und autonome Systeme benötigen eine enorme Datenverarbeitungsgeschwindigkeit, die durch die herkömmliche laterale Vergrößerung von Chips nicht mehr ausreichend skaliert werden kann. Die vertikale Stapelung stellt daher die Schlüsseltechnologie dar. Sobald die Chipdicke jedoch unter einige zehn Mikrometer fällt, werden die Bauteile anfällig für Verformungen, Brüche und Ausrichtungsfehler, was etablierte Prozesse wie Flip-Chip-Bonding oder mechanisches Grundieren an ihre Grenzen bringt. Das Forschungsteam unter der Leitung von Professor Seok Kim und Promovend Uhyeon Kim von POSTECH sowie Dr. Hohyun Keum von KITECH umgeht diese Herausforderung durch eine kombinierte Methode aus Transfer Printing und In-Situ-Bonding. Bei diesem Ansatz werden die Chips präzise platziert und gleichzeitig mit metallischen Verbindungen elektrisch gekoppelt, wodurch Übertragung, Ausrichtung und Interconnect-Herstellung in einem einzigen Prozessschritt erfolgen. Die entwickelten Siliziumchips weisen eine Dicke von etwa vierzehn Mikrometern auf und integrieren sowohl vertikale Signalwege als auch laterale Umverteilungsschaltungen. Unter schonenden Bedingungen von unter hundertachtzig Grad Celsius und einem Druck von weniger als zwanzig Kilopascal stapelte das Team erfolgreich mehr als zehn Chips. Die Interlayer-Ausrichtungsabweichungen blieben extrem gering, und strukturelle Verzugseffekte wurden deutlich unterdrückt. Die erreichte Integrationsdichte übertrifft konventionelle zwölfschichtige HBM-Architekturen um den Faktor vier, was bei gleichem Bauraum eine deutlich höhere Chipdichte ermöglicht. Die Technologie adressiert ein zentrales Engpassproblem bei der Entwicklung leistungsfähiger KI-Beschleuniger und Next-Generation-Speichersysteme. Neben dem Einsatz in Speichermodule eröffnet das Verfahren Anwendungsmöglichkeiten in der heterogenen Chiplet-Integration sowie in der Fertigung hochauflösender Micro-LED-Displays. Professor Kim betonte, die erreichte Dichtesteigerung mache die Methode zu einer Schlüsselinstrument für zukünftige KI-Halbleiter. Dr. Keum ergänzte, die im Projekt entwickelte mikrometergenaue Ausrichtungs- und Bondtechnologie habe ein breites Anwendungspotenzial in der Halbleiter- und Displayproduktion. Die erfolgreiche Validierung markiert einen wesentlichen Fortschritt in der Verpackungsphysik und Mikrosystemtechnik. Durch die Reduktion von Prozessstress und die Steigerung der Packungsdichte trägt die Innovation dazu bei, die nächste Generation energieeffizienter und hochperformanter elektronischer Baugruppen zu ermöglichen.