Cadence今日宣布推出全新的Chiplet Spec-to-Packaged Parts”生态系统，旨在降低芯片设计复杂度，加速面向物理AI、数据中心及高性能计算（HPC）应用的Chiplet产品上市进程。该生态体系汇聚了Arm、三星晶圆厂（Samsung Foundry）、Arteris、eMemory、M31科技、Silicon Creations、Trilinear Technologies以及硅分析伙伴proteanTecs等多家领先合作伙伴。 通过与三星晶圆厂合作，Cadence正在基于其SF5A工艺打造硅原型验证平台，集成预整合、预验证的第三方IP，显著降低客户采用门槛与技术风险。此次合作延续了Cadence与Arm长期紧密协作的传统，双方将结合Arm最新的Zena计算子系统（CSS）及其他核心IP，强化Cadence的物理AI芯片小片平台与框架，满足自动驾驶、机器人、无人机等边缘AI场景对高性能与安全性的需求，同时支持数据中心、云计算和HPC所需的标准化I/O与内存芯片小片。 Cadence构建了基于规格驱动的自动化流程，可快速生成融合自身IP与第三方IP的芯片小片架构，集成芯片小片管理、安全与可靠性功能，并依托先进EDA工具链实现无缝逻辑仿真（Xcelium™）与企业级仿真验证（Palladium® Z3）。物理设计流程支持实时反馈，优化布局布线效率，确保架构符合行业标准，包括Arm芯片小片系统架构及未来OCP基础芯片小片系统架构。 平台搭载业界标准的Universal Chiplet Interconnect Express（UCIe™）IP，以及LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0和HBM4等前沿接口协议IP，实现高效互联。此前，基于该平台的基底系统芯片原型已通过硅验证，集成UCIe 32G与LPDDR5X IP。 多家合作伙伴表示，此次合作将推动下一代智能系统的发展，助力实现更高性能、更高效、更安全的芯片小片架构。Cadence强调，这一生态系统标志着芯片小片技术迈向规模化落地的关键一步，为客户提供了低风险、高效率的创新路径。