Cadence 推出针对 Intel 18A 技术优化的新设计 IP，加速 AI 和高性能计算发展

日前，Cadence（纳斯达克股票代码：CDNS）宣布大幅扩展其针对Intel 18A和18A-P工艺技术的设计IP组合，并认证了Cadence的数字和模拟/定制设计解决方案，适用于最新的Intel 18A工艺设计套件（PDK）。这些进展在今天的Intel Foundry Direct Connect活动上进行了展示，彰显了Cadence通过与Intel Foundry的战略合作，在人工智能和机器学习（AI/ML）、高性能计算（HPC）以及先进移动应用领域推动行业创新的领导地位。 Cadence与Intel Foundry紧密合作，设计并优化了一系列全面的解决方案，充分利用了Intel 18A/18A-P节点的创新特性，包括RibbonFET全环绕栅极晶体管和PowerVia背面供电网络。这一合作使得联合客户能够实现卓越的功耗、性能和面积（PPA）效率，加快了尖端系统级芯片（SoC）设计的上市时间。 最新加入Cadence设计IP组合的包括：112G扩展远程串行解串器（SerDes），具备出色的比特错误率（BER）性能，可在更远距离内保持数据完整性；支持PCIe 6.0、CXL 3.0和56G以太网的64G多协议物理层PHY；支持多种标准的LPDDR5X/5内存控制器，速率达到8533 Mbps；以及支持16G速率的UCIe 1.0先进封装接口。这些IP选项现在可用于需要利用Intel 18A/18A-P技术的AI/ML、HPC和移动应用领域。 除了新IP之外，Cadence的全套基于AI的数字和模拟/定制设计解决方案也已获得Intel 18A节点PDK的认证，涵盖从RTL到GDS的完整流程。这包括强大的工具如Cadence Cerebrus®智能芯片探索器、Genus™综合解决方案、Innovus™实施系统、Quantus™提取解决方案、Quantus场求解器、Tempus™定时解决方案和Pegasus™验证系统，以及定制IC设计解决方案，如Cadence Virtuoso®工作室、集成的Spectre®平台和Voltus™-XFi定制电源完整性解决方案。 Cadence和Intel Foundry还计划早期设计技术协同优化，以确保Cadence EDA流程准备好支持未来的Intel 14A-E先进节点。同时，双方合作开发了一种基于Embedded Multi-die Interconnect Bridge-T（EMIB-T）技术的高级封装工作流，简化了复杂多芯架构的集成过程，消除了数据转换，缩短了设计周期，并允许早期进行热、信号完整性和电源建模，确保合规性和减少风险。 Cadence还作为创始成员加入了Intel Foundry Chiplet Alliance Program，持续支持Intel Foundry Accelerator Alliance Program，确保其解决方案能够帮助客户部署利用互操作和安全芯粒解决方案的可靠、可扩展路径，满足特定应用程序和市场的需求。 Cadence总裁兼硅解决方案部门总经理Boyd Phelps表示：“Cadence处于推动下一代AI、HPC和移动设计的前沿，我们的合作确保了互惠客户可以利用我们强大的设计IP和AI驱动的数字及模拟/定制解决方案，实现无与伦比的性能和效率。我们的扩展设计IP组合为客户提供最佳的硅解决方案，先进的标准实现是实现可扩展、高性能设计的关键。我们期待继续与Intel Foundry合作，构建满足未来AI工厂和计算平台需求的IP解决方案。” Intel Foundry生态系统技术办公室副总裁兼总经理Suk Lee说：“我们通过持续的合作优化解决方案，Cadence的创新IP解决方案与Intel 18A和18A-P技术相结合，为AI/ML和HPC应用带来了优势。携手合作，我们正加速高性解決方案的开发，包括针对芯片模组的应用，以满足行业发展变化的需求，帮助我们的共同客户提高PPA效率并加快创新产品的上市速度。” Cadence是人工智能和数字孪生领域的市场领导者，其设计解决方案基于Intelligent System Design™战略，是全球领先的半导体和系统公司构建下一代产品从芯片到完整机电系统的必备工具。2024年，Cadence被《华尔街日报》评为全球百强最佳管理公司之一，显示出其在技术和管理上的卓越表现。 Cadence的解决方案涵盖了超大规模计算、移动通信、汽车、航空航天、工业、生命科学和机器人等领域，为客户提供了无限可能。更多信息请访问www.cadence.com。