Une équipe de recherche coréenne a mis au point une nouvelle technique d'emballage de semi-conducteurs capable d'empiler avec stabilité plus de dix puces ultrafines, chacune d'une épaisseur d'environ 14 micromètres, soit cinq fois moins qu'un cheveu humain. Dirigée par le professeur Seok Kim et l'étudiant doctorant Uhyeon Kim de l'Université POSTECH, en collaboration avec le Dr Hohyun Keum de l'Institut coréen de technologie industrielle (KITECH), cette innovation pourrait résoudre le goulot d'étranglement mémoire des systèmes d'intelligence artificielle. Les services d'IA, la génération d'images et les véhicules autonomes nécessitent de traiter des volumes massifs de données à des vitesses extrêmes. Face à l'épuisement de l'espace latéral, l'industrie des semi-conducteurs se tourne vers l'empilement vertical, à l'image d'immeubles de grande hauteur remplaçant les maisons individuelles. La mémoire haute bande passante, couramment appelée HBM, constitue le pilier des accélérateurs IA. Cependant, réduire l'épaisseur des puces en dessous de quelques dizaines de micromètres rend leur manipulation complexe : elles se plient, se déforment ou se fracturent facilement, compromettant l'alignement et la connectivité lors des empilements multiples. Pour contourner ces limites, les chercheurs ont fusionné deux procédés en une seule plateforme : l'impression par transfert, pour un positionnement précis des puces, et la liaison in situ, qui établit simultanément les interconnexions métalliques pendant le déplacement. Cette approche intégrée effectue placement et connexion électrique en une seule étape, éliminant les étapes de meulage et les risques de dommage associés aux méthodes conventionnelles. Validée par la fabrication de puces en silicium de 14 micromètres intégrant des voies électriques verticales et un câblage latéral, la technique a permis d'empiler plus de dix couches dans des conditions de basse température (inférieure à 180 °C) et de basse pression (inférieure à 20 kilopascals). Les erreurs d'alignement intercouche restent minimales et la déformation structurale est fortement maîtrisée. Le résultat dépasse largement les standards actuels : la densité d'intégration, mesurée par le rapport entre le nombre de couches et l'épaisseur totale du paquet, est environ quatre fois supérieure à celle des structures HBM commerciales à douze couches. Cette avancée, publiée dans la revue Results in Engineering, promet d'augmenter considérablement la quantité de composants intégrés dans un volume donné, accélérant ainsi les performances des semi-conducteurs IA et des mémoires de nouvelle génération. Au-delà de la seule mémoire, le procédé pourrait s'appliquer à l'intégration hétérogène de chiplets, des composants modulaires, et au développement d'affichages micro-LED avancés. Les chercheurs soulignent que la précision micrométrique et les techniques de liaison développées ouvriront la voie à une nouvelle ère de fabrication électronique, plus compacte et plus performante.