La réduction des dimensions des jonctions tunnel ferroélectriques (FTJ) améliore significativement leurs performances en mémoire, selon une étude menée par des chercheurs de l’Institut de science Tokyo. Ces dispositifs, fabriqués directement sur substrats de silicium, ont permis d’analyser les mécanismes de conduction sur une large gamme de températures et à différentes échelles. Les résultats montrent qu’un rétrécissement de la surface de jonction entraîne une augmentation marquée du contraste de résistance entre les états « ON » et « OFF », démontrant que la miniaturisation peut renforcer à la fois l’efficacité énergétique et la fiabilité des mémoires non-volatiles de demain. Face à la croissance exponentielle de l’intelligence artificielle, du calcul en périphérie (edge computing) et de l’Internet des objets (IoT), la demande pour des mémoires plus rapides, plus denses et plus économes en énergie s’accroît. Les mémoires flash classiques, basées sur le stockage de charge électrique, atteignent leurs limites physiques et technologiques. À l’échelle nanométrique, elles souffrent de fuites de charge et de dégradations de fiabilité, ce qui pousse à explorer des alternatives. Les FTJ émergent comme une solution prometteuse : au lieu de stocker des charges, ils codent les données par la polarisation électrique dans une couche ferroélectrique ultramince (2 à 3 nm), qui modifie la probabilité de tunneling quantique des électrons, générant deux états de résistance distincts. Dans cette étude publiée le 2 janvier 2026 dans Nanoscale, une équipe dirigée par le professeur Yutaka Majima, du Laboratoire de matériaux et structures (MSL), Institut de recherche innovante (IIR), a exploré systématiquement l’effet de la miniaturisation sur les FTJ. En collaboration avec les professeurs Hiroshi Funakubo et Seiichiro Izawa, ils ont utilisé un procédé original de lithographie par faisceau d’électrons pour fabriquer des FTJ en configuration « croix nanométriques » sur silicium. Chaque dispositif comporte une électrode supérieure en titane/oxyde de titane, une barrière ferroélectrique en oxyde de hafnium dopé au yttrium (HfO₂:Y), et une électrode inférieure en platine, déposée sur un substrat SiO₂/Si. Les mesures électriques ont révélé que le tunneling électronique se produit directement à travers la couche ferroélectrique, même à très basse température — un comportement différent des études antérieures où les courants de fuite dominaient l’état « OFF ». Le point clé est que la réduction de la taille de la jonction améliore considérablement le ratio de tunneling électro-résistif (TER), qui détermine la clarté de la distinction entre les états mémoire. Le plus petit dispositif, de 25 nm de largeur, a atteint un ratio TER de 2 200, soit plus de dix fois supérieur à celui des dispositifs plus grands. Ces résultats contredisent l’idée reçue selon laquelle la miniaturisation nuit aux performances. Au contraire, ils montrent que l’échelle nanométrique peut être un levier stratégique pour concevoir des mémoires ultra-denses, à faible consommation, intégrables en 3D. Cette avancée ouvre la voie à des architectures mémoire compatibles avec les procédés CMOS, essentielles pour les applications futures en IA, électronique portable et IoT. Évaluation et perspectives : Les experts du secteur soulignent que cette étude fournit une base expérimentale solide pour la scalabilité des FTJ, en particulier grâce à l’utilisation de matériaux comme le HfO₂:Y, qui sont déjà intégrés dans les processus de fabrication semi-conducteurs modernes. L’approche en croix nanométrique, permettant une adressage à deux bornes et une densité élevée, est jugée prometteuse pour les mémoires à grande échelle. Les résultats suggèrent que la recherche doit désormais se concentrer sur l’optimisation de la fabrication à grande échelle, la stabilité à long terme et l’intégration dans des circuits complexes. Cette avancée pourrait accélérer le passage des mémoires ferroélectriques du laboratoire au marché, en offrant une alternative viable aux mémoires flash en déclin.