AMD, 차세대 서버 CPU '베니스' 최대 256코어로 제원 공개

AMD의 다음 세대 서버용 프로세서인 제6세대 EPYC 9006 Venice CPU가 Baidu를 통해 공개되었습니다. 이 정보는 X에서 HXL에 의해 전해졌으며, AMD의 현재 서버 제품인 Turin의 후속 모델인 Venice가 Zen 6c 아키텍처 기반으로 최대 256코어를 탑재할 것이라고 전망됩니다. 또한 추가적인 3D 캐시 칩렛 없이 1GB의 전체 L3 캐시를 보유할 것으로 추정됩니다. 그러나 이 제품들은 출시까지 1년 이상이 걸릴 것으로 예상되기 때문에, 이 정보를 확실한 것으로 받아들이기에는 신중을 요합니다. 현재 세대의 AMD EPYC 9005 CPU(Turin)는 SP5 소켓에 장착되며, 이는 제네바와 유사한 설계를 채택하고 있습니다. Turin은 밀도 높은 Zen 4c/5c 코어를 탑재하여 최대 192코어/384스레드를 제공합니다. 또한 저렴한 옵션인 SP6 소켓은 최대 64개의 Zen 4c 코어를 지원하는 AMD EPYC 8004(Siena) 제품군을 포함하며, 추측되는 Zen 5 기반 EPYC 8005(Sorano) 제품군과 호환될 가능성이 있습니다. AMD는 그 다음 세대 서버용 제품을 위한 새로운 SP7과 SP8 소켓을 도입할 것으로 알려져 있습니다. SP7 플랫폼은 EPYC 9006(Venice) CPU를 수용할 것으로 기대되며, 이 CPU는 최대 256개의 Zen 6c 코어를 탑재할 것으로 추정됩니다. 이는 8개의 32코어 Zen 6c CCD(CPU Complex Die)로 구성되며, 각 CCD는 128MB의 L3 캐시를 보유하여 256코어 칩의 전체 L3 캐시 용량이 1GB가 될 것입니다. 표준 Zen 6 기반 Venice CPU에 대한 최고 코어 수는 아직 알려지지 않았지만, 유출된 정보는 CCD 설계에 큰 변화가 있을 것임을 시사합니다. 각 Zen 6 CCD는 12개의 코어와 48MB의 L3 캐시를 탑재할 것으로 추정되며, 이는 Zen 2 이후 계속되었던 8개의 코어와 32MB의 L3 캐시보다 크게 향상된 설계입니다. 저렴한 옵션인 SP8 플랫폼은 4개의 32코어 Zen 6c CCD를 지원하여 최대 128코어와 512MB의 전체 L3 캐시를 제공할 것으로 예상됩니다. 표준 Zen 6 옵션은 96코어(8개의 12코어 칩릿)와 384MB의 L3 캐시를 제공할 것으로 추정되며, 이는 Siena와 Sorano보다 크게 향상된 성능을 제공할 것입니다. 이러한 코어 밀도의 향상은 TSMC의 2nm(N2) 공정 노드를 채택함으로써 가능한 것으로 보입니다. 구체적인 사항은 공개되지 않았지만, 메모리 채널과 PCIe 레인 수의 증가 등 I/O 기능의 개선도 예상됩니다. AMD가 더 많은 코어와 더 큰 캐시를 추구하는 이유는 인텔의 첨단 디자인인 Diamond Rapids와 Clearwater Forest(Xeon 프로세서) 때문입니다. 이들 프로세서는 인텔이 최근 발표한 가장 정교하고 진보된 설계 중 하나일 것으로 예상됩니다. 따라서 AMD도 Zen 6에서 TSMC의 고급 포장 옵션을 채택할 것으로 예상되며, 실리콘 인터포저(TSMC의 CoWoS-S)나 실리콘 브리지(TSMC의 InFO_LSI 또는 CoWoS-L)를 사용하여 CCD와 IOD를 연결할 가능성이 있습니다. 제너레이션 사이의 일반적인 2년 주기를 고려하면, 2026년 하반기에 첫 번째 Zen 6 기반 제품이 출시될 것으로 기대됩니다. 업계 전문가들은 AMD의 새로운 EPYC 9006 Venice CPU가 기존 서버 시장의 경쟁력을 크게 강화할 것으로 평가하고 있습니다. TSMC의 2nm 공정으로 인한 효율성 향상과 더불어, 고밀도 코어 설계와 뛰어난 I/O 성능이 기대되고 있어, 데이터 센터와 클라우드 컴퓨팅 환경에서 더욱 강력한 성능을 발휘할 것으로 보입니다. AMD는 이를 통해 인텔 및 다른 경쟁사들의 고급 서버 프로세서와 경쟁할 수 있을 것으로 전망됩니다.